恐怕誰了無法預測摩爾定律失效的那**。日前，歐洲**的獨立研究中心IMEC（納米電子研究中心。簡稱愛美科）與CadenceDesign Systems（益華計算機）共同宣布，采用極紫外光微影工藝(EUV)與193浸潤式(193i)微影技術完成首款5納米測試芯片的設計定案。

為了生產此測試芯片，imec與Cadence將設計規則、數據庫以及布局繞線技術進行優化，透過Cadence Innovus 設計實現系統獲得最佳功率、效能與面積(PPA)。imec和Cadence利用EUV搭配自動對準四重曝光(SAQP)和193i光源成功完成處理器設計定案，其中將金屬間距由原先的32納米縮短為24納米，把顯影技術推至極限。

Innovus設計實現系統為一次世代實體設計實現解決方案，讓系統芯片(SoC)開發人員得以提供最佳PPA設計，同時加速上市前置時間。Innovus設計實現系統由大規模平行架構與突破性的優化技術所驅動，一般可提升10至20%的PPA，同時可將整體流程速度與產能最高提高10倍。

imec工藝技術開發**副總裁An Steegen表示：“在推展世界上最先進的5納米甚至更小的工藝中，我們的合作扮演重要的角色，共同開發出先進工藝技術，如此款測試芯片。而所采用的Cadence平臺不但易于使用，也有助于我們的工程團隊更具生產力地開發先進工藝所需的規則(rule set)。”

Cadence數字Signoff事業群**副總裁暨總經理Anirudh Devgan表示：“此次合作成功可證明Cadence與imec持續致力于將曝光技術應用至越來越多更小的工藝。透過imec技術與Cadence Innovus設計實現系統，我們所建立的工作流程為開發**的次世代行動與計算機先進工藝設計奠定基礎。”

5G通信、5納米工藝、物聯網……半導體芯片制造設備廠商已經為工藝進階設定好了線路圖，下面就看晶圓代工廠商的積極性以及未來半導體市場是否能保持高速運行。